简介面向FPGA开发者的基于Costas环的正交混合数字锁相环实现资料基于Vivado2019.2开发附带完整仿真操作录像适合学习数字载波同步及PLL工程落地的工程师。压缩包共79个文件主体为Verilog源码、Vivado工程文件、Tcl脚本、仿真波形数据与avi操作录像另有少量配置和日志文件整体约5.91MB目录结构遵循Vivado工程标准便于定位源码、仿真与录像。设计采用正交混合结构通过Costas环搜索同步信号数据编码为8/10覆盖从工程建立、仿真验证到录像演示的完整链路重点展示Costas环关键参数与波形分析。资源提示使用前需将Vivado工程路径设为英文以免工具异常。已有795人学习下载借助录屏与源码可快速复现仿真流程对理解FPGA中Costas环的同步机制和调试方法有实际帮助。1. 为什么要自己用 Vivado 搭 Costas 环接收端载波同步是通信基带处理里最容易被低估的一环。直接拿 PLL 锁 BPSK 信号调制信息引起的 180° 反相会让环路误锁到相反相位解调输出一串错码。Costas 环利用正交两路相乘把调制项去掉只保留载波相位差所以对抑制载波的 BPSK/QPSK 天然免疫相位模糊。Vivado 2019.2 下的这套正交混合数字锁相环工程完整实现了通过 Costas 环搜索同步信号数据编码采用 8B/10B并附带仿真操作录像省去了对着文档猜参数的过程。这个工程的价值在于“能对照”。RTL 源码、sim 工程、xpr 工程文件和操作录像 0043.avi 放在一起路径怎么设、仿真怎么跑、波形在哪看全部有据可依。适合刚入手 FPGA 数字通信的人也适合需要快速评估数字 Costas 环有效性的系统工程师。下面从原理、实现、仿真到排错讲一遍我拆这个工程的思路。2. 正交混合数字 Costas 环的环路模型与参数换算2.1 从模拟 Costas 环到数字正交混合结构先看模拟域。Costas 环在 BPSK 下就是两路正交乘法器加环路滤波器的锁相结构输入信号分别乘本地载波的 cos 和 sin得到 I 路和 Q 路。在没有调制信息时平均相位误差来自两路低通乘积在 BPSK 调制下调制符号落在 I 路上Q 路只包含相位误差信息用 I 路判决值乘 Q 路就把 180° 相位模糊抵消掉了。QPSK 则是 I、Q 相互判决交叉相乘。数字域把这一结构映射到采样时钟域主要变化有三处。一是 VCO 换成 NCO用频率字累加产生相位再查表或 Cordic 生成正余弦。二是模拟乘法器换成有符号定点乘法器位宽要覆盖输入动态范围。三是环路滤波器变成数字 PI通常用一个寄存器累加积分项。正交混合这四个字指的就是 NCO 输出两路正交本振与输入信号做数字混频而不是模拟混频。在 FPGA 里更常用的误差检测是判决辅助形式BPSK 用I * sign(Q)QPSK 用sign(I)*Q - sign(Q)*I。这个误差量直接进 PI 环路滤波器调整 NCO 频率字让本地载波频率和相位向输入信号逼近。工程中也可以先用经典I*Q锁定后再切到判决辅助降低初始误锁概率。2.2 环路滤波器系数的计算起点数字 PI 滤波器的 z 域结构是F(z) Kp Ki/(1 - z^{-1})Kp 决定跟踪速度Ki 决定稳态误差。系数不是拍脑袋定的一般先按符号率和采样率算浮点值再转成定点。一个常见做法是给定阻尼系数 ζ 和环路带宽 Bn。对理想二阶环有Bn ωn * (ζ 1/(4ζ)) / 2所以ωn Bn * 2 / (ζ 1/(4ζ))。然后采样周期 T1/fs比例系数Kp 2ζωnT / (Kd*K0)积分系数Ki (ωnT)^2 / (Kd*K0)。Kd 是鉴相器增益K0 是 NCO 增益当环路滤波器输出量直接作为频率字附加项时K0 约为 1。我一般用下面这段 Python 算初始系数import math def calc_loop_coeffs(symbol_rate, fs, zeta0.707, bl_ratio0.01): bn symbol_rate * bl_ratio wn bn * 2.0 / (zeta 1.0 / (4.0 * zeta)) t 1.0 / fs kp 2.0 * zeta * wn * t ki (wn * t) ** 2 return kp, ki kp, ki calc_loop_coeffs(1e6, 25e6, 0.707, 0.01) print(fKp{kp:.6f}, Ki{ki:.6f})这个函数里symbol_rate是调制符号率fs是 FPGA 采样时钟bl_ratio是环路带宽与符号率的比值一般取 0.005 到 0.02。跑出来 Kp 和 Ki 是浮点值在 RTL 里要先按定点化标尺转换成整数。注意这段代码假设 Kd 和 K0 都归一化为 1如果鉴相器输出带增益或者 NCO 频率字位宽对应的是相位步进那么 Kp、Ki 要等比例缩放。真实工程里我会把计算出来的系数放大 2^Q 倍再截位Q 由 FPGA 定点精度决定。2.3 关键位宽怎么定位宽直接决定环路是否能收敛。NCO 相位累加器位宽 N 越大频率分辨率 fs/2^N 越高。比如 fs25MHzN24分辨率约 1.49Hz足够跟踪 kHz 级别的频偏。如果 N 只有 20分辨率约 23.8Hz环路锁定后会有固定相位抖动。乘法器输出位宽建议比输入信号位宽多出 3 到 4 位避免混频后增益过大截断。环路滤波器内部积分器则在乘法器位宽基础上再增加 4 到 6 位余量防止频率字累积时溢出。可以按这个表快速确定位宽模块位宽设计要点参考范围NCO 相位累加器频率分辨率决定最小可跟踪频偏20~32 bit乘法器输出保留输入位宽混频增益输入位宽3~6 bit环路滤波器积分项防止频率字长期累积溢出乘法器位宽4~8 bit鉴相器误差需要符号位避免直流偏置与乘法器一致或宽 1~2 bit位宽设定后还要留意定点化截位带来的自激。如果环路滤波器系数太小截位后积分项可能在一段时间内不更新表现为锁定缓慢如果系数太大误差被放大环路会震荡发散。这个平衡只能靠仿真扫参数确认。3. Vivado 工程搭建与 RTL 关键模块实现3.1 工程目录结构先看清楚解开压缩包后第一眼看到一堆目录很容易乱。project_1.xpr 是 Vivado 工程文件project_1.srcs 里放着 sources_1 和 sim_1sources_1 是 RTL 和约束sim_1 是仿真源文件。project_1.runs 是综合、实现、仿真运行结果里面 synth_1、impl_1、sim_1 这些子目录都是每次运行生成的。project_1.ip_user_files 放 IP 核定制文件compile_simlib 则是编译仿真库时生成的。在 Vivado 里打开工程时要注意整个路径必须是英文不能带中文。否则仿真库编译会报路径错误很多第一次用的人卡在这里。README.txt 里应该写了版本项目是 Vivado 2019.2低版本打开高版本工程会失败所以环境版本要匹配。提示Vivado 工程路径包含中文时compile_simlib和仿真运行都会出现找不到路径的问题新建工程后第一件事先确认路径。3.2 NCO 与正交混频器的 RTL 实现NCO 最省事的做法是直接调 Xilinx DDS Compiler IP配置正弦和余弦输出phase width 按 2.3 节算出来的位宽填。但为了看清环路反馈结构我习惯先在 RTL 里写一个简化累加器模型仿真通过后再替换成 DDS IP。下面是一个简化的 NCO 片段module nco_simplified #( parameter PHASE_W 24, parameter LUT_W 12 )( input wire clk, input wire rst_n, input wire signed [PHASE_W-1:0] freq_word, output reg signed [LUT_W-1:0] sin_o, output reg signed [LUT_W-1:0] cos_o ); reg [PHASE_W-1:0] phase_acc; always (posedge clk or negedge rst_n) begin if (!rst_n) phase_acc 0; else phase_acc phase_acc freq_word; end // 查找表或 CORDIC 生成 sin/cos // 这里用函数占位实际用 ROM 或 Xilinx DDS IP always (posedge clk or negedge rst_n) begin if (!rst_n) begin sin_o 0; cos_o 0; end else begin cos_o cos_lut(phase_acc[PHASE_W-1:PHASE_W-LUT_W]); sin_o sin_lut(phase_acc[PHASE_W-1:PHASE_W-LUT_W]); end end // 函数 cos_lut、sin_lut 为查找表示意 endmodule这里freq_word是环路滤波器输出附加到固定载波频率字上的值。相位累加器位宽PHASE_W决定频率分辨率高 12 位作为查找表地址。实际综合时要替换成 ROM 初始化的查找表或者用 DDS IP 核否则cos_lut这种函数需要实现成 case 语句。乘法部分则是wire signed [DATA_WOUT_W-1:0] i_mix adc_data * cos_o; wire signed [DATA_WOUT_W-1:0] q_mix adc_data * sin_o;混频后通常要接低通滤波器去掉二倍频分量。在上述代码中adc_data是输入信号cos_o和sin_o是 NCO 两路输出相乘后位宽扩展后续再抽取滤波。注意adc_data必须是 signedVerilog 里乘法结果位宽是两操作数位宽之和所以提前声明比实际所需多几位无损。3.3 相位误差检测与 PI 环路滤波器误差检测在 BPSK 模式下用I*Q或I*sign(Q)。I*sign(Q)判决辅助意味着先取 Q 路符号再乘 I 路实际实现就是条件取反wire signed [DATA_W-1:0] err q_mix[DATA_W-1] ? -i_mix : i_mix;这句在 Q 路最高位为 1负时取 I 的反码否则取原值等效于I * sign(Q)。这里要求 I、Q 已经经过低通滤波并完成符号同步误差信号才干净。PI 环路滤波器用两个累加器reg signed [LOOP_W-1:0] freq_word; reg signed [LOOP_W-1:0] integrator; always (posedge clk or negedge rst_n) begin if (!rst_n) begin freq_word 0; integrator 0; end else begin integrator integrator signed(err * KI_SCALE); // 积分项 freq_word signed(err * KP_SCALE) integrator; // 比例积分 end endKP_SCALE和KI_SCALE是浮点系数定点化后的整数标尺需要在前面用 localparam 定义。注意integrator会无限累加必须有上下限保护否则溢出后频率字会突然跳到另一极值环路直接失锁。这个保护在 Xilinx FPGA 里可以写成饱和运算或者用计数器复位。环路滤波器输出的freq_word叠加到中心载波频率字上作为 NCO 的输入。3.4 8B/10B 编码与同步搜索状态机数据编码采用 8B/10B是为了保证 DC 平衡和足够跳变密度。Costas 环锁定后解调数据还要经过 8B/10B 解码器才能恢复原始字节。工程里同步搜索不只是找载波还要找 K 码对齐字节边界。状态机大概分三态搜索、预锁定、锁定。在搜索态每隔 N 个符号做一次相关检测关联到 K28.5 这类逗号码后进入预锁定再连续多次确认后进入锁定态。这个状态机建议放在project_1.srcs里的独立文件不要和环路滤波器混在一起。调试时把状态输出到 ILA能直观看到锁定过程。注意 8B/10B 编码在高位宽并行处理时要处理字节边界和串行位流下的 Costas 环联调是常见坑后面仿真部分再讲。4. 仿真测试台设计与锁定现象分析4.1 测试台怎么生成带频偏的调制信号仿真不能直接把 ADC 数据喂进去。为了验证 Costas 环锁定能力我会用 testbench 在行为级生成 BPSK 信号并故意加入 10kHz 载波偏移。符号率取 1MHz采样时钟 25MHz。生成方法是先造一个本振相位累加器module tb_costas_top; reg clk 0; reg rst_n 0; // 仿真参数 localparam real CARRIER_HZ 25_000_000 10_000; // 故意偏移10kHz localparam integer SAMPLE_RATE 25_000_000; localparam integer SYMBOL_RATE 1_000_000; real phase 0.0; reg [7:0] data_in 0; wire signed [15:0] adc_data; wire signed [15:0] cos_o; // ... endmodule这段代码用real类型变量模拟连续时间相位每个时钟沿按phase 2*$pi*CARRIER_HZ/SAMPLE_RATE累加然后与一个随机或计数型调制符号相乘输出adc_data。注意行为级模型里精度要足够否则载波偏移会被量化噪声吞掉。为了省仿真时间符号率可以提高到 5MHz偏移也相应放大只要环路归一化参数不变锁定行为一致。testbench 里还可以把环路滤波器的输入数据导出到文本文件方便用脚本分析。Vivado 的 xsim 支持系统任务$fwrite在仿真目录下自动生成 log 文件。4.2 锁定波形的判断方法启动仿真后重点看三个信号NCO 频率字freq_word、误差信号err、解调输出 I 路。频率字开始会以一个方向爬升当接近实际载波频率时误差信号的正负交替明显变慢最终围绕零附近摆动。锁定后freq_word基本平稳err在零附近抖动抖动幅度取决于环路带宽和输入信噪比。如果看到误差信号恒定在一个非零值或者频率字一直单调递增到边界那大概率是失锁或极性接反。可以先反过来接 I/Q或者把 Kp、Ki 调小一半再仿真。在 xsim 的波形窗口里我习惯把freq_word设成模拟格式用数值表示实数直观看出是否收敛。4.3 对照操作录像复现仿真压缩包里的操作录像 0043.avi 用 Windows Media Player 播放。录像录制了从打开project_1.xpr到运行仿真、查看波形的全过程。第一次做建议按暂停键逐步对齐路径设置。有几个细节录像里可能一笔带过一是仿真前要在 Vivado 的 Settings 里选择 xsim并正确设置compile_simlib确保仿真库已经编译二是如果机器上装了多个 Vivado 版本需要确认 2019.2 版本的vivado.bat在 PATH 最前面三是工程路径含中文时仿真库生成会失败在任务管理器里清除残留进程后重试。仿真时间不要设太长。Costas 环锁定时间通常在几千个符号周期内对 25MHz 时钟、1M 符号率仿真 5ms 大概需要跑几分钟。如果超过预期仍没锁定优先检查freq_word初始化和极性而不是无限延长仿真时间。5. 排除仿真发散与失锁的实用技巧5.1 仿真发散先看这三个指标发散是 Costas 环仿真最常见的失败形式。我每次遇到发散先看 Kp、Ki 是否有数量级错误再看积分器是否饱和最后看输入幅度。环路滤波器系数如果比正确值大一两个数量级误差信号会推动 NCO 频率字来回摆波形看起来像正弦振荡而非收敛。用 2.2 节的浮点脚本算一次基准再对比 RTL 里的定标值基本能定位。现象可能原因优先排查项频率字来回大幅摆动Kp 过大将 Kp 缩小 10 倍重仿真锁定后误差有直流Ki 过小或积分器截位增大 Ki检查积分器位宽频率字跑到边界卡住积分器溢出或 NCO 位宽不足加饱和保护增加位宽无任何收敛趋势极性接反或时钟不同源交换 I/Q检查复位释放时序5.2 加一个锁定检测计数器与其肉眼盯着波形不如直接在 RTL 里加一个锁定检测逻辑。它统计误差信号绝对值连续低于阈值的时钟数超过设定值就置lock1reg [15:0] cnt_lock; wire err_within (err LOCK_TH) (err -LOCK_TH); always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt_lock 0; lock 0; end else if (err_within) begin cnt_lock cnt_lock 1; if (cnt_lock LOCK_TIME) lock 1; end else begin cnt_lock 0; lock 0; end endLOCK_TH是误差阈值按误差信号满量程的 5% 到 10% 设置LOCK_TIME是连续通过的周期数一般取几百个符号周期。Lock 信号拉高后再开始 8B/10B 解码和字节对齐能避免解码器被未锁定数据的误码污染。同样Lock 信号也可以接到 ILA 上上板时直接观察。5.3 上板验证前先用 ILAVivado ILA 调试时把freq_word、err、lock、解调数据总线加进去采样深度设成与仿真一致的数量级。注意 ILA 会占用 BRAM如果采样深度太大综合时序可能收紧导致生成比特流失败。如果遇到生成比特流失败先检查时序约束里有没有为 ILA 添加异步时钟域或者把 ILA 采样深度调低到 4096一般能解决。以上是实际调试中最常用的三个手段。在 Vivado 2019.2 下跑这套 Costas 环只要先把仿真跑稳上板调试通常只是重复仿真过程而已。本文还有配套的精品资源点击获取